时间频率学报

2009, v.32(01) 63-69

[打印本页] [关闭]
本期目录(Current Issue) | 过刊浏览(Past Issue) | 高级检索(Advanced Search)

UWB中Viterbi译码器的FPGA设计与实现
Design and Implementation of Viterbi Decoder Based on FPGA for UWB

王朝刚;卢晓春;

摘要(Abstract):

由于差错控制在超宽带室内导航系统中占据着十分重要的位置,并考虑到IEEE802.15.3a标准采用卷积编码和Viterbi译码来进行差错控制,因此利用现场可编程门阵列(FPGA)设计实现了一种约束长度为7,译码深度为64的全并行Viterbi译码器。本设计在Xilinx ISE9.2环境下进行了综合,并采用Modelsim6.0对整个设计进行了仿真。仿真结果表明,该设计能够满足超宽带系统的要求。

关键词(KeyWords): 超宽带(UWB);加比选(ACS)模块;Viterbi译码器;现场可编程门阵列(FPGA)

Abstract:

Keywords:

基金项目(Foundation): 国家863计划资助项目(2006AA12Z314);; 西部之光资助项目(2005ZD02)

作者(Author): 王朝刚;卢晓春;

Email:

DOI:

扩展功能
本文信息
服务与反馈
本文关键词相关文章
本文作者相关文章
中国知网
分享